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    本案中揭示的一個實例為包含一或多個記憶體元件陣列之一電子資料儲存裝置。該資料儲存裝置也包括編碼所接收的資料之一錯誤控制碼編碼器，及將接收自該錯誤控制碼編碼器的已編碼資料寫入多個記憶體元件之一讀/寫控制器，該讀/寫控制器係藉施加該切換感應力或梯度至該一或多個記憶體元件陣列直至多於最大容許數目的寫要求已經佇列至該寫要求緩衝器，直至回授信號指示該寫操作已經完成，或直至該切換感應力或梯度已經施加歷經一最大施加時間為止。
    公开号:TW201320097A
    申请号:TW101127017
    申请日:2012-07-26
    公开日:2013-05-16
    发明作者:Erik Ordentlich；Gadiel Seroussi
    申请人:Hewlett Packard Development Co；
    IPC主号:G06F11-00
    专利说明:
    減少憶阻器為基的資料儲存裝置內寫入緩衝器容量之方法與系統 發明領域
    本案係有關於儲存資料於非線性位元儲存媒體，諸如憶阻位元儲存媒體之裝置，及更明確言之，係有關於藉在儲存前編碼資料而減少寫入緩衝器容量之方法及系統。 發明背景
    過去半世紀以來，電子電路元件的尺寸快速縮小。眾所周知的電路元件包括電阻器、電容器、電感器、二極體、及電晶體曾經乃屬巨觀級裝置藉手工焊接成為巨觀級電路，今日卻是以次微米級尺寸製作在積體電路內部。以微影術為基礎的半導體製造技術可製造每一平方厘米有數以千萬計的電路元件之積體電路。電路元件大小穩定地縮小且積體電路組件密度的增加，已經使得積體電路可操作的時鐘速度快速增高，且使得積體電路及以積體電路為基礎的電子裝置的功能性、運算帶寬、資料儲存能力、及操作效率劇增。
    不幸地，正在趨近於使用微影術方法製造積體電路的內部組件密度進一步增加的物理極限。最終，微影術方法受到通過微影術阻罩來固定與蝕刻光阻的射線波長所限，且隨著電路線路及組件尺寸的進一步縮小成奈米級尺寸，通過穿隧的漏電流及因奈米級組件的相對高電阻所導致的電流損耗，對有關藉傳統積體電路製造與設計方法來更進一步縮小組件大小與增高組件密度帶來挑戰。此等挑戰給奈米級電路及電路元件的設計與製造上孕育新穎辦法。目前的研究發展努力係耗用在透過奈米級組件的自行組裝、奈米級壓印、及其它相當新的方法來產生極其緊密的奈米級電子電路。此外，已經發現以奈米級尺寸操作的其它型別的電路元件，包括憶阻切換材料可用作為雙穩奈米級記憶體元件。不幸，憶阻切換材料及其它候選者雙穩記憶體元件材料，對施加來改變材料態的所施加電壓、溫度、及其它力及梯度具有非線性反應特徵，經常具有相當寬廣的分散式非對稱性機率密度函式(PDF)，該函式係特徵化相對於施加切換力或梯度的不同持續時間，一記憶體元件切換的機率。對稱性PDF可具有相當長尾特徵，相對應於下述事實，力或梯度可能須施加比較平均切換時間顯著更長時間來確保切換。另外，PDF決定大量記憶體元件的切換表現特性，長尾係相對應於該等大量記憶體元件的一小分量，該長尾係以比較該等大量記憶體元件的大部分以顯著更長的力或梯度施加時間切換。此項事實轉而相對於具有狹窄分散式對稱性PDF的理論裝置，帶來顯著減低的操作帶寬及/或可信度，針對該PDF，為了確保切換高達相對應於最大可容許位元錯誤率的機率，需要施加力或梯度的時間並不顯著大於出現切換的平均施加時間。基於非線性資料儲存材料，諸如憶阻材料的記憶體裝置及其它資料儲存裝置的理論學者、設計師、及發展者仍然持續尋找可改良此等裝置中之若干者的非對稱性寬廣分散式切換時間特性的方法及裝置架構。
    依據本發明之一實施例，係特地提出一種資料儲存裝置包含：一或多個記憶體元件陣列，其各自包括一材料，藉施加一切換感應力或梯度至該材料而在至少兩個不同態間切換，及一回授信號；一寫要求緩衝器，緩衝一接收到的寫要求；一錯誤控制碼編碼器，編碼與該寫要求相聯結的資料；及一讀/寫控制器，將與接收自該寫要求緩衝器的該寫要求相聯結的、由該錯誤控制碼編碼器所編碼的資料寫入多個記憶體元件，該讀/寫控制器係藉施加該切換感應力或梯度至該一或多個記憶體元件陣列直至多於一最大容許數目的寫要求已經佇列至該寫要求緩衝器，回授信號指示該寫操作已經完成，或該切換感應力或梯度已經施加歷經一最大施加時間為止。 圖式簡單說明
    第1A-B圖例示說明具有兩個穩定電子態特徵之奈米級單一位元資料儲存裝置之實例。
    第2圖顯示於第1A-B圖例示說明的雙穩態奈米級電子裝置的電流對電壓表現。
    第3A圖例示說明對數-常態機率密度函式(PDF)。
    第3B圖顯示針對第3A圖所示對數-常態分布PDF，相對應的累進分布函式(CDF)。
    第4圖例示說明兩種辦法中之第一者，用來改善由憶阻記憶體元件及其它非線性資料儲存裝置材料所具有的切換時間之對數-常態分布效應。
    第5圖例示說明針對憶阻記憶體元件及其它雙穩態資料儲存材料，改進對數-常態分布切換時間的效應之第二辦法。
    第6A-B圖例示說明施加切換脈衝至一憶阻記憶體元件或其它非線性資料儲存材料。
    第7A-F圖例示說明用以將資料寫至包括記憶體元件以對數-常態分布切換時間為其特徵的一記憶體裝置之六種資料寫入方法。
    第8圖例示說明在二脈衝寫方法中，施加寫電壓的總預期時間T avg 對第一脈衝長度T1的相依性。
    第9圖例示說明針對連續寫方法，施加寫電壓的預期累進時間T avg 對最大施加時間T max的相依性。
    第10圖提出一表顯示多種用以將資料寫入記憶體的不同寫方法之比較，該記憶體包括以對數-常態分布切換時間為特徵的記憶體元件。
    第11圖圖解例示說明得自第10圖所提供的表中第一水平區段之資料。
    第12圖提供一表列舉針對所考慮的寫時間，達成期望的寫入失敗機率屬於τ的各個不同分量，針對多重脈衝寫方法的最大脈衝數目及平均脈衝數目。
    第13圖顯示針對未經編碼的2-脈衝寫方法及已編碼的2-脈衝寫方法，預期等候時間相對於寫中間到達時間之線圖。
    第14圖例示說明結合回授信號及ECC編碼二者的資料儲存裝置。
    第15圖顯示寫緩衝組件(第14圖中之1434)的操作之控制流程圖。
    第16圖提供常式「輸入」(第15圖之1506)的控制流程圖。
    第17圖提供常式「輸出」(第15圖之1508)的控制流程圖。
    第18圖提供控制流程圖例示說明讀/寫控制器(第14圖之1430)之操作。
    第19圖提供常式「寫」(第18圖之1806)的控制流程圖。 較佳實施例之詳細說明
    本案係有關於以相對寬廣及/或非對稱性切換時間機率密度函式為特徵的儲存資料於記憶體元件之電子資料儲存裝置。此等型別的記憶體元件，其中多者摻混非線性雙穩態材料，包括憶阻材料，可能具有最惡劣情況切換時間，該時間係顯著大於平均切換時間。機率分布反映出當記憶體元件係重複地從第一雙穩態切換至第二雙穩態時觀察得的切換時間。機率分布反映出當切換電壓、電流、或其它力或梯度係施加至大量個別記憶體元件時觀察得該等大量記憶體元件的切換時間。針對習知資料儲存裝置，潛在冗長切換時間導致相當長的切換週期，及相對應地低資料儲存裝置輸入帶寬。
    本案有關的電子資料儲存裝置係以六小節討論如下：(1)具有非對稱分布的切換時間之記憶體元件的綜論；(2)錯誤控制碼；(3)假說寫方法；(4)各種寫方法的分析；(5)各種寫方法的分析結果；及(6)本案有關的電子資料儲存裝置之實例。 具有非對稱分布的切換時間之記憶體元件的綜論
    第1A-B圖例示說明具有兩個穩定電子態特徵之奈米級單一位元資料儲存裝置之實例。第1A圖顯示該裝置係於相對高電阻態，及第1B圖顯示該裝置係於相對低電阻態。電極間之介電材料的電阻率可經電子式感測，如此，第1A-B圖所示二不同電阻態可用來儲存單一位元的資訊。
    第1A-B圖皆係使用相同例示說明習慣。第1A圖中，介電材料102係夾置在兩個導電電極104及106間。在該雙穩態介電材料102上方及下方的該等電極部分係顯示於第1A圖。一般而言，該等電極可為奈米導線或其它導電元件，其係電氣互連該奈米級電子裝置與其它奈米級電子裝置、奈米級電路、及最終地，微米級及巨觀級電路。於第1圖中，介電材料102係顯示為具有兩個不同部分：(1)一低電阻率部分108及一高電阻率部分110。該低電阻率部分為一空乏區域，例如包括輔助電流傳導的氧空位作為一個實例。介電材料的高電阻率部分110缺乏空位，因而具有未經摻雜半導體或介電質的電導。於第1A-B圖中，當於向上垂直方向或稱z方向橫過該介電材料施加夠大幅度的電壓時，氧空位可在該等二電極間，在該介電材料內部重新分布，如第1B圖所示。氧空位的重新分布導致介電材料整個具有相對低電阻。於第1B圖中施加夠大電壓於相反方向，或施加負電壓於向上垂直方向，導致迫使氧空位本身分布更靠近下電極，如第1A圖所示。
    第2圖顯示於第1A-B圖例示說明的雙穩態奈米級電子裝置的電流對電壓表現。I-V曲線之具有相對大斜率部分202係為I-V曲線之相對應於奈米級電子裝置的低電阻態部分，如第1B圖所示。本曲線斜率係與二電極間的介電材料的導電性成正比而與電阻率成反比。I-V曲線之具有相對小幅度斜率部分204係為I-V曲線之相對應於奈米級電子裝置的高電阻態部分，如第1A圖所示。始於電壓軸208及電流軸210的原點206，及假設奈米級電子裝置係在如第1A圖所示的高電阻態，由下電極施加增加的正電壓至上電極，導致橫過介電材料的電流極少增加，如I-V曲線204的右側部分表示，直至施加的正電壓接近電壓VW + 212為止，於該點，氧空位快速遍布介電材料或半導性材料重新分布，結果電流快速增高，如I-V曲線204的近垂直部分表示，直到點216到達表示低電阻態的I-V曲線部分為止。正電壓的更進一步增高，導致沿低電阻態I-V曲線之遠右側部分220的電流相當大的相對應增高，直到達到電壓VD + 222為止，於該點裝置故障，原因在於因高電流流經該裝置的電阻加熱結果產生過量熱量。一旦於點216到達表示低電阻態，則隨著橫過電極施加電壓的減低，低電阻態I-V曲線202係遵循向左，下降回原點206；及隨著電壓更進一步減至幅度增加的負電壓，電流係於該方向切換及於幅度上增加至點224，於該點氧空位再度重新分布回接近下電極的緊密層，如第1A圖所示，結果導致流經裝置的電流幅度的快速減低，及返回點226的高電阻態。橫過裝置所施加的負電壓幅度的進一步增加，最終導致電壓VD - 230，於該點因電阻加熱而裝置再度故障。
    奈米級電子裝置的電壓從低電阻態過渡至高電阻態係稱作VW - 232。選擇高電阻態表示布林值「0」，及低電阻態表示布林值「1」，施加正電壓VW +可視為寫-1操作，及施加負電壓VW -可視為寫-0操作。施加中間幅度電壓VR 236可用來詢答目前儲存在奈米級電子裝置之值。當電壓VR係施加至裝置時，及結果當相當大幅度電流流經裝置時，裝置係在低電阻態亦即布林1態；但當極少電流流經裝置時，裝置係在布林0態。如此，第1A-B圖及第2圖例示說明的奈米級電子裝置可用作為奈米級記憶體元件陣列，而此種裝置的二維或三維陣列可採用作為二維及三維記憶體陣列。
    雖然本實例及隨後實例顯示具有兩個不同穩定電子態中之任一者的雙穩材料，但取決於橫過裝置施加的電壓史，有三個或更多個穩態之裝置也可用於各項應用。舉例言之，具有三個穩態之裝置可儲存基極-3數目系統中三個不同值「0」、「1」或「2」中之一者，或可使用三態裝置的三個穩態中之二者來儲存一位元值，具有未經分派態，提供與資訊儲存態更進一步分開。多種情況下，施加電壓來改變雙穩態記憶體元件的狀態。但其它型別的雙穩材料可藉施加其它力及/或梯度切換，包括用於以相變材料為基礎的裝置之溫度。其它型別的裝置可具有電阻態以外的其它態型別。
    如前文討論，第2圖提供一型憶阻器切換的理想化描述。但憶阻記憶體元件、及在施加電壓或其它力或梯度下具有非線性特性的其它型別的記憶體元件相對於時間，無法從一個雙穩態一致地切換至另一雙穩態，如同許多其它物理現象，具有機率分布的切換時間。舉個實例，某些憶阻記憶體元件具有切換時間可藉對數-常態機率分布模型化。第3A圖例示說明對數-常態機率密度函式(PDF)。第3A圖中，縱軸302表示相對於施力或梯度的起始時間，於時間t一特定憶阻記憶體元件切換的機率密度，或換言之，時間t係等於施力或梯度用來切換憶阻記憶體元件從第一態至第二態的施加期間，裝置的切換時間t SW 。於第3A圖中橫軸304表示時間t，原點係相對應於開始施加力或梯度的時間t=0。
    針對第3A圖所示假說對數-常態分布，平均切換時間t為1.0，於該處時間單位諸如奈秒、微秒、或毫秒係取決於特定憶阻元件且係與本討論不相關。於常態機率分布中，或稱作高斯分布，機率分布函式峰係重合隨機變因的平均值。但如第3A圖可知，對數-常態分布的機率密度函式之峰306係移位至獨立變因t的平均值左側。PDF為非對稱性，不似常態或高斯PDF，且具有擴延右側尾308特徵，相對應於下述事實，有顯著機率施加電壓或其它力或梯度的一特定憶阻記憶體元件的實際切換時間可出現在顯著大於平均或均值切換時間的時間。
    用於多型電子裝置，包括記憶體，商業應用需要極低錯誤率。結果，為了確保在施加特定寫電壓至記憶體時足夠部分的已寫入的記憶體元件確實切換，寫電壓可能需要施加至該記憶體歷經期間數倍於記憶體元件的平均切換時間，或者換言之，針對一時間，使得對常態化PDF，0至施加時間間的PDF下方面積趨近於1.0，至該施加時間右側的PDF下方面積趨近於0。第3B圖顯示針對第3A圖所示對數-常態分布PDF，相對應的累進分布函式(CDF)。縱軸314表示憶的切換時間機率t sw 係小於或等於時間t，及橫軸表示時間t。CDF具有相對延長的影線趨近310於橫虛線，表示相對應於PDF延伸右側尾端的機率1.0。
    模型化憶阻記憶體元件的PDF之合宜表示式係提供如下： 其次提出模型化憶阻記憶體元件的CDF之合宜表示式： 如上表示式中，函式erfc代表互補錯誤函式。PDF及CDF可視為t/τ的分布表示式，於該處的中數值為0及ln(t/τ)為高斯分布。比值t/τ表示由中數切換時間τ標準化的切換時間。參數τ係藉如下表示式而在某些型別的憶阻記憶體元件模型化：
    τ ON 為正施加電壓的τ參數，其將憶阻記憶體元件切換成ON態或「1」態，τ OFF 為負施加電壓的τ參數，其將憶阻記憶體元件從「1」或ON態切換成「0」或OFF態。常數a ON 、a OFF 、b ON 、及b OFF 為實驗上決定的正實數常數，及v為所施加的切換電壓。
    多個實例中，採用兩種辦法來設計及製造具成本效益的記憶體及其它資料儲存裝置，使用記憶體元件其特徵為對數-常態分布及/或寬廣分布切換時間PDF，具有期望的資料輸入帶寬。此二辦法可分開使用或組合使用。第4圖例示說明兩種辦法中之第一者，用來改善由憶阻記憶體元件及其它非線性資料儲存裝置材料所具有的切換時間之對數-常態分布效應。第4圖顯示夾置於兩個導體404及406間的單一位元記憶體元件402，讀電壓及寫電壓經此等導體而施加至該記憶體元件。此外，記憶體元件係與一電路元件408相聯結，於第4圖中模型化為電路元件，取決於二輸入信號412與414間之電壓差，輸出一回授信號410。例如於本模型中，當正寫電壓係經由導體404及406施加且記憶體元件402係在兩個雙穩電阻態中之第一者時，回授信號可具有一個電壓值；當寫電壓係經由導體404及406施加且記憶體元件402係在兩個雙穩電阻態中之第二者時，回授信號可具有一個不同電壓值。如此回授信號410通知記憶體元件的電流態的寫控制器或其它記憶體電路。如此如同一個實例，許可寫電壓施加至記憶體元件歷經將記憶體元件從第一態切換至第二態所需時間長度。如此，至於一個實例，替代施加一寫電壓歷經夠長時間來確保記憶體元件已經切換至某個確定程度，於該處足夠時間係從決定記憶體元件特性的PDF運算，寫電壓施加夠長時間來實際上切換該記憶體元件。如前文參考第3A圖之討論，確保切換至高度確定程度所需寫電壓施加時間可為一特定憶阻記憶體元件的平均切換時間的數倍長，如此回授信號通常導致顯著縮短的平均電壓施加時間。
    第5圖例示說明針對憶阻記憶體元件及其它雙穩態資料儲存材料，改進對數-常態分布切換時間的效應之第二辦法。於第5圖中，輸入量的二進制資料502係以長位元值陣列表示，在陣列裡的各個胞元儲存單一位元值係經分解成為多個長度k的次陣列504-507。此等k陣列然後使用無數不同型別的錯誤控制碼(ECC)中之一者編碼，結果導致添加r個冗餘位元至長度k的各個陣列510。然後編碼次陣列係儲存於記憶體512。當儲存的資料係在讀取操作514期間從記憶體取回時，已編碼的儲存資訊係藉解碼邏輯516解碼而產生k長度的次陣列520-523。一般而言，如下小節討論，添加r個冗餘位元至長度k的各個次陣列，許可各個k長度次陣列內部的某個數目的不正確儲存位元或不正確讀取位元被解碼邏輯校正。如此，於寫/讀過程中，記憶體事有某個數目的位元錯誤而不致導致錯誤資料。至於一個實例，使用ECC，施加寫電壓的時間長度可顯著縮短，而同時達成與藉使用較長時間施加寫電壓但寫入與讀取未經編碼資訊所達成的相同錯誤率。 錯誤控制碼
    錯誤控制碼的優異參考文獻為教科書「錯誤控制碼：基礎與應用」，Lin及Costello，普蘭堤斯廳公司，紐澤西州1983年及「編碼理論入門」，Ron M.Roth，劍橋大學出版社2006年。其次將提出錯誤控制碼使用的錯誤檢測及錯誤校正技術之簡短敘述。額外細節可得自前述教科書，及得自本領域的許多其它教科書、報告、及期刊文章。
    錯誤控制碼技術有系統地介紹補充位元或符號成為明文訊息，比較絕緣要求使用更大數目的位元或符號來編碼明文訊息，來以編碼訊息形式提供資訊而許可在儲存或傳輸時出現的錯誤被檢測且於某些情況下被校正。當碼字組被視為一向量空間裡的向量，而碼字組間距係為推衍自碼字組的向量扣除的一度量時，補充的或超過絕緣需要的位元或符號的一項效果係增加有效碼字組間距。
    於錯誤檢測與校正的描述中，有用地係描述欲傳輸、儲存、及取回的資料為一或多個訊息，於該處一訊息μ包含一有序的符號序列μ i ，其為一定義域F的元素。一訊息μ可表示為：μ=(μ 0,μ 1,...μ k-1)於該處μ i F.定義域F為包圍在乘法及加法下的一個集合，包括乘法倒數及加法倒數。於運算錯誤檢測與校正中，常見採用有限定義域GF(p m )，包含一整數子集，大小係等於質數p的m次冪，加及乘運算元定義為在階乘m的GF(p)上加及乘模一不可約多項式。實質上常採用二進制定義域GF(2)或二進制擴延域GF(2 m )，後文討論係假定採用定義域GF(2)。常見地，原先訊息係編碼成訊息c，該訊息c也包含定義域GF(2)的一有序元素序列，表示如下：c=(c 0,c 1,...c n-1)於該處c i GF(2).
    區塊編碼技術係以區塊編碼資料。此處討論中，一區塊可視為一訊息μ包含固定數目的符號k，該符號k係被編碼成包含n個符號有序序列之一訊息c。編碼訊息c通常含有比較原先訊息μ更大量的符號，因此n係大於k。於該編碼訊息中的r個額外符號，於該處r係等於n-k，係用來攜帶冗餘檢查資訊，許可在傳輸、儲存、及取回期間產生的錯誤以極高的檢知機率被檢測，且於許多情況下被校正。
    於一線性塊碼中，2 k 碼字組形成於定義域GF(2)上的全部n元組的向量空間之一k維子空間。一碼字組的漢明權值乃該碼字組中的非零元素數目，及兩個碼字組間的漢明距離為該兩個碼字組相異的元素數目。舉例言之，考慮如下兩個碼字組a及b，假設元素係來自二進制定義域：a=(10011)
    b=(10001).碼字組a具有漢明權值3，碼字組b具有漢明權值2，及碼字組a及b間之漢明距離為1，原因在於碼字組a及b不同有四個元素。線性塊碼經常標示以三元素元組[n,k,d]，於該處n為碼字組長度，k為訊息長度，或相當地，碼字組數目之底數為2的對數，及d為不同碼字組間之最小漢明距離，等於該代碼中的最小漢明權值非零碼字組。
    用於傳輸、儲存、及取回的資料之編碼，及隨後該已編碼資料之解碼，當於資料的傳輸、儲存、及取回期間未出現錯誤時，可以符號表示如下：μ → c(s) → c(r) → μ於該處c(s)為傳輸前的已編碼訊息，及c(r)為最初取回的或接收的訊息。如此，初始訊息μ係經編碼來產生已編碼訊息c(s)，然後經傳輸、儲存、或傳輸且儲存，及然後接著取回或接收為初步接收訊息c(r)。當不訛誤時，然後初步接收訊息c(r)經解碼來產生原先訊息μ。如上指示，當未發生錯誤時，原先已編碼訊息c(s)係等於初步接收訊息c(r)，且初步接收訊息c(r)未經錯誤校正而直捷地解碼成為原先訊息μ。
    當於一已編碼訊息的傳輸、儲存、及取回期間產生錯誤時，訊息編碼與解碼可表示如下：μ(s) → c(s) → c(r) → μ(r).如此，如前述，終訊息μ(r)可等於或可不等於初步訊息μ(s)，取決於採用來編碼原先訊息μ(s)與解碼或重建初步接收訊息c(r)而產生終接收訊息μ(r)的錯誤檢測與錯誤校正技術的保真度。錯誤檢測為決定下式的處理程序：c(r)≠c(s)而錯誤校正為從訛誤的初步接收訊息而重建初始編碼訊息之處理程序：c(r) → c(s).
    編碼處理為一處理程序，藉此，以符號μ表示的訊息被變換成編碼訊息c。另外，訊息μ可被視為包含得自由元素F組成的字母表之符號的有序集合，及編碼訊息c可被視為一碼字組，也包含得自由元素F組成的字母表之符號的有序集合。字組μ可為選自F元素的k個符號的任何有序集合，而碼字組c係定義為透過編碼處理選自F元素的n個符號之一有序序列：{c：μ → c}.
    線性區塊編碼技術藉考慮字組μ為k維向量空間裡的一向量，且將向量μ乘以生成矩陣而編碼長度k的字組，如下式：c=μ．G.以標記法擴充上式中的符號產生以下任一表示式： 於該處 g i =(g i,0,g i,1,g i,2...g i,n-1).
    線性塊碼的生成矩陣G具有下述形式： 或另外：G k,n =[P k,r |I k,k ].如此，生成矩陣G可置於以kxk身分矩陣Ik,k擴大的矩陣P形式。另外生成矩陣G可具有下示形式：G k,n =[I k,k |P k,r ].由此種形式的生成矩陣所產生的代碼稱作為「系統性代碼」。當具有如上第一形式的生成矩陣係施加至一字元μ時，所得碼字組c具有下示形式：c=(c 0,c 1,...,c r-1,μ 0,μ 1,...,μ k-1)於該處c i =μ 0 p 0,i +μ 1 p 1,i ,...,μ k-1 p k-1,i )。使用第二形式的一生成矩陣，碼字組係以尾同位核對位元產生。如此，於一系統線性塊碼中，碼字組包含r個同位核對符碼c i 接著為k個包含原先字元μ的符碼，或為k個包含原先字元μ的符碼接著為r個同位核對符碼。當未發生錯誤時，原先字元或訊息μ係以明文形式出現在相對應碼字組內或容易地擷取自相對應碼字組。同位核對符碼結果為原先訊息的符碼的線性組合，或字元μ。
    第二有用矩陣之一個形式為同位核對矩陣H r,n 定義為：H r,n =[I r,r |-P T ]或相當地， 同位核對矩陣可用於系統性錯誤檢測及錯誤校正。錯誤檢測及錯誤校正涉及從初始接收的或取回的訊息c(r)運算一校驗位S如下：S=(s 0,s 1,...,s r-1)=c(r)．H T 於該處H T 為同位核對矩陣H r,n 的轉置，表示為： 注意當採用二進制定義域時，x=-x，故通常並不顯示如上於H T 顯示的負號。
    校驗位S係用於錯誤檢測及錯誤校正。當校驗位S為全0向量，則於該碼字組未檢測得錯誤。當校驗位包括有數值「1」的位元時指示錯誤。具有從校驗位及碼字組運算估計錯誤向量ê的技術，當藉模-2加法加至該碼字組時，產生原先訊息μ的最佳估值。用以產生錯誤向量ê的細節係提出於前述脈絡中。注意可檢測得高達某個最大錯誤數目，而少於可檢測的該最大錯誤數目可被校正。 假說寫方法
    第6A-B圖例示說明施加切換脈衝至一憶阻記憶體元件或其它非線性資料儲存材料。用於後文大量討論，考慮施加一個切換脈衝或多個切換脈衝。一個切換脈衝可為施加正電壓v ON 602歷經時間週期t 604，或施加負電壓v OFF 606歷經時間週期t 608。任一種情況下，適當τ參數係選自τ ON 及τ OFF 用以運算合宜對數-常態切換時間PDF及相對應CDF相由此可決定一脈衝T的時間，於該處T為平均切換時間的倍數為單位，提供高於相對應於一最大期望位元錯誤率(BER)之一特定最低切換機率，該等記憶體元件切換的機率。
    針對一給定元件的切換失敗機率P b (T)，或多重記憶體元件裝置的位元錯誤率係從前文討論的對數-常態CDF運算如下： 於該處F τ,σ (T)乃前文討論的CDF。於後文討論中，為求簡明，忽略不計導通切換與關斷切換間的非對稱性，如同下述情況，其中成功地施加寫操作不改變記憶體元件狀態，因此寫操作失敗不改變記憶體元件狀態。忽略此等情況不會改變各種方法間的比較，容後詳述。於後文討論中，憶阻記憶體元件及其它非線性資料儲存材料的切換失敗係模型化為二進制對稱性嘈雜通道。
    於後文討論中，當採用ECC時，假設代碼C為[n,k,d]代碼，因此出現在寫入及/或讀取各個碼字組的位元錯誤高達(d-1)/2可經校正。當然，從位元錯誤復原的能力係犧牲添加至各組長度k的二進制資訊位元的冗餘位元r，結果導致一資訊率R定義如下：資訊率=R=k/n
    R<1用於已編碼資訊
    R=1用於未經編碼資訊。
    如前文討論，當未經編碼資訊係儲存於記憶體及從其中取回時，假設讀取所儲存的資訊期間未發生錯誤，從記憶體取回的資訊中的錯誤位元分量為P b ，亦即切換失敗機率或BER。當已編碼資訊係儲存於記憶體隨後取回且由錯誤校正解碼器處理時，BER 為：
    於該處s==可藉代碼C亦即[n,k,d]代碼校正的最大位元數目於本表示式中，全部錯誤樣式的機率，包括超過可藉ECC校正的最大錯誤數目之一錯誤數目，係經加總及除以n亦即碼字組長度。
    其次，考慮前文參考第4及5圖討論的採用回授信號及ECC中之一或二者的多種不同資料寫入方法。首先摘述此等討論所使用的各種習知標記法。
    用於單一脈衝法，施加寫脈衝或用來切換一記憶體元件的其它力或梯度的總時間Tt係等於T單一脈衝時間。用於多重脈衝法，Tt係等於多個脈衝和：T t =T 0+...+T i .平均電壓施加時間T avg 為期望總施加時間：T avg=E(T t ).用於單一脈衝法，T avg =T。對於採用ECC方法的每個位元之平均電壓施加時間為： 考慮寫入增加冗餘位元的額外時間。最後，針對一特定資料寫入方法w，每個資訊位元的能量消耗或記憶體帶寬的增益G或預期節省為： 於該處G係以分貝表示；T avg,r 為針對如下討論的未經編碼一脈衝方案的預期脈衝長度；T avg,w 為針對特定資料寫入方法的每個位元平均脈衝時間。
    因此，下列比較、未經編碼BER Pb、已編碼BER 、採用來寫入資料的施加電壓或其它力及/或梯度的總時間Tt、多重脈衝法的平均施加時間T avg 、每個位元之平均電壓施加時間、及增益G係經評估來輔助不同資料寫入法的比較。雖然為當比較不同寫方法間的能量消耗與記憶體帶寬時適合使用的優數，但T avg 及T max反映出裝置磨耗及最惡劣狀況潛在考量。
    如前文討論，確保資料儲存在具有切換時間的對數-常態分布之記憶體元件的裝置內之高度可信度所需之用以改進潛在長期寫電壓施加時間的一個辦法係使用回授信號，許可記憶體控制器在擇定的時間點決定是否已經切換特定記憶體元件。須注意此種用來縮短寫電壓平均施加時間的以回授信號為基礎的方法遭致額外電路及電路元件的顯著成本。同理，如前文討論，藉使用ECC所提供的校正錯誤能力涉及儲存額外冗餘位元，減低記憶體裝置的資訊率。
    後文討論中，做了各式簡化。舉例言之，以上對提供的表示式中，假設當一個碼字組多於s個位元為訛誤時，解碼器經常失敗，或者換言之，解碼器經常可檢測無法校正的錯誤樣式。當解碼器檢測得一無法校正的錯誤樣式時，解碼器繼續試圖解碼碼字組，但未導入額外錯誤。實際上，情況並非經常如此。有少數可能解碼器將針對一無法校正的錯誤樣式產生不正確解碼的碼字組。假設此項可能性被忽略，在實際上為合理，原因在於做該項假設並不會顯著影響總BER運算結果。
    針對具有對數-常態分布切換時間特徵的記憶體元件之裝置，有多個不同參數可經最佳化。舉例言之，施加寫電壓或其它力或梯度期間，除了改變長度T及脈衝數外，電壓本身可變更，更高電壓通常減少達成特定BER需要的平均脈衝時間，但同時也增加記憶體或其它資料儲存裝置耗用來儲存資訊的能量。但於許多情況下，結果在可施加的寫電壓範圍內並無最佳寫電壓，反而使用更大幅度寫電壓通常導致耗用較低能量。換言之，施加至記憶體元件的寫電壓愈大，則需要施加寫電壓的時間愈短，且較少總能量耗用在切換一記憶體元件。當然，於某一點，增高寫電壓導致裝置的故障，裝置的使用壽命也可能受高寫電壓的使用帶來負面影響。至於另一個實例，如前文討論，藉如上提出的PDF及CDF表示式模型化的切換時間之自然對數的變因σ係取決於所施加的寫電壓。但同調性弱，因而不構成最佳化參數的良好候選者。
    如前述，於後文討論中，施加時間係以τ為單位報告，或換言之，隨機變因為t/τ。於後文討論中，結果係以時間標度獨立方式提供。以下對各種資訊寫入法的各個參數之運算中，使用二進制柏雷霍(Bose,Ray-Chaudhuri,Hocquenghem(BCH))ECC代碼C。此一代碼為[4304,4096,33]ECC，具有R0.952，對每4096位元代碼區域可校正高達16個隨機錯誤。於後文討論中，此一特定代碼係為了良好效能而用在校正切換失敗錯誤，但於實際記憶體系統中，選擇代碼的額外考量也含括代碼故障模式型別及代碼適當處置各型相關性多重位元錯誤的能力。於後文分析中，考慮兩個不同目標BER位準：(1)P b =10-12，表示目前儲存裝置的BER位準低端，且係相對應於儲存兩小時高畫質影片而無預期錯誤；及(2)P b =10-23，表示未來期望的BER位準。
    第7A-F圖例示說明用以將資料寫至包括記憶體元件以對數-常態分布切換時間為其特徵的一記憶體裝置之六種資料寫入方法。此等方法組成假說實驗，其中六種資料寫入方法係由首先將資料寫至記憶體及然後將資料從記憶體回寫所決定。如後文討論，基於對數-常態分布PDF及CDF連同其它假設及考慮，可針對此等假說實驗估計參數。
    於第一方法中，如第7A圖顯示，稱作為「一個脈衝未經編碼寫方法」，於步驟702，資料係使用長度T的單一脈衝而寫至記憶體；於步驟703，從該記憶體回讀；及於步驟704，從該記憶體回讀的資料係與最初寫至該記憶體的資料作比較來決定該一個脈衝未經編碼寫方法的位元錯誤率(BER)。當然，該實驗將重複多次，或將測試多個記憶體元件，或二者來達成統計上的有意義結果。一個脈衝未經編碼寫方法表示參考點，如下採用錯誤控制碼(ECC)及回授信號中之一或多者的額外方法將與該參考點作比較。如第7B圖顯示，於一個脈衝已編碼方法中，於步驟706，資料係先編碼成碼字組，及然後於步驟707，使用長度T的單一寫脈衝而寫入記憶體。於步驟708，資料係從記憶體回讀，且於步驟709解碼，隨後於步驟710，已解碼資料係與原先儲存入記憶體的資料作比較來針對一個脈衝已編碼方法獲得BER。於第7C圖所示多重脈衝未經編碼方法中，資料係以多個脈衝寫入。於步驟712-716的針對-迴路中，一序列脈衝用來試圖將資料寫入記憶體。於針對-迴路的各次迴代重複中，資料係試圖使用下個長度Ti的脈衝寫入，於該處i為一迭代重複變因指示目前迭代重複的數目或指數。然後於步驟714，從回授致能記憶體元件所提供的回授信號被考慮來決定資料是否已經正確地寫至記憶體。另外，可讀取記憶體元件來確認已經發生切換。當資料尚未正確地寫至記憶體時，及當目前迭代指數i係小於迭代結束值num時，如於步驟715決定，然後進行針對-迴路的下一次迭代重複。否則，於步驟717，資料係從記憶體讀回且與寫至記憶體的資料作比較來決定得自該多重脈衝未經編碼方法的BER。如前文討論，脈衝時間和T 0 +...+T i 等於總脈衝時間T t ，又轉而小於或等於特定最大電壓施加時間T max。為了模型化此種及相關方法，假設切換機率係與在寫操作中施加至記憶體元件的一或多個脈衝之總累進電壓施加時間有關。換言之，以三個1秒脈衝施加寫電壓係等於施加該寫電壓歷經單一3秒脈衝。第7D圖顯示的多重脈衝已編碼方法係類似如上參考第7C圖討論的多重脈衝未經編碼方法，但於步驟720，資料係首先使用ECC編碼，及隨後於步驟722解碼。
    第7E圖顯示連續未經編碼方法。該連續未經編碼方法係相當於多重脈衝未經編碼方法的極限，於該處脈衝時間Ti係縮短至無限小週期，一起加總至最大電壓施加時間T max。於步驟724，寫電壓係施加至記憶體裝置來開始將資料寫至該裝置內部的記憶體元件。然後，於步驟725-726的當-迴路中，來自記憶體元件的回授信號係經連續地監測來決定何時欲藉施加寫電壓而切換的該等記憶體元件係實際上切換至其期望狀態。當發生時，當-迴路結束，於步驟727資料係從記憶體回讀，及於步驟728，該資料係與原先寫入資料作比較來決定連續未經編碼方法的BER。第7F圖顯示的連續已編碼方法係類似連續未經編碼方法，但於步驟730，資料係首先使用ECC編碼，及在從記憶體讀出後，於步驟732隨後被解碼。
    第7A-F圖例示說明之全部方法表示假說資料儲存方法，於一個脈衝未經編碼方法中，既未採用回授也無ECC，或採用回授及ECC中之一或二者。回授係採用於多重脈衝未經編碼及多重脈衝已編碼方法以及連續未經編碼及連續已編碼方法。ECC係採用於一個脈衝已編碼方法、多重脈衝已編碼方法、及連續已編碼方法。針對一脈衝法，T avg=T max=T。針對一脈衝已編碼法，=T avg/R。針對一脈衝未經編碼法，=T avg。 各種寫方法的分析
    本節中討論參考第7A-F圖討論的各種寫方法的分析辦法。分析提供如上討論的各個參考包括T avg 、、及G的估值。各個分析結果討論於如下小節。
    於一個脈衝方法中，T的選擇決定所儲存資料的輸入BER P b (T)，其在已編碼方法中係假設已經以C編碼。然後使用前述BCH代碼的參數n=4304，s=16估計已編碼方法的輸出BER。
    使用二脈衝的多重脈衝寫方法乃最簡單的具有回授的資料寫入法。施加時間T 1 的初脈衝及感測裝置的狀態。當發現裝置已經切換至期間的目標狀態時，寫操作被視為完成。當裝置未曾切換時，施加持續時間T max-T 1 的額外脈衝，於該處T max>T 1 。注意雖然在時間T 1 中斷操作會縮短平均總脈衝時間，但切換失敗機率仍由T max決定，結果P b =1-F τ,σ (T max)。預期總脈衝時間為T avg(T max,T 1)=F τ,σ (T 1)T 1+(1-F τ,σ (T 1))T max.給定一Pb之目標值，可求出最小化T avg 的T1值。確實，容易證實T avg(T max,0)=T avg(T max,T max)=T max，及作為T1之函式，T avg 在區間(0,T max)具有鮮明的最小值。第8圖例示說明在二脈衝寫方法中，施加寫電壓的總預期時間T avg 對第一脈衝長度T 1 的相依性。為了找出最小化T avg 的T 1 值，在取代如上提供的F τ,σ 的完整表示式後，如上表示式的右側經微分，且針對導數零之數值求解，表示為T 1 opt (T max)。則最佳預期總脈衝長度係以T avg(T max,T 1 opt(T max))給定。
    針對二進制對稱性嘈雜通道，2-脈衝法係與1-脈衝法相同，但預期遠更短的脈衝及相對應地，遠更低的能量係用來獲得相同BER。最惡劣狀況持續時間係與1-脈衝情況相同。也如同1-脈衝情況，使用ECC，結果導致預期脈衝長度及能量消耗的更進一步減低，但此外，結果導致最惡劣情況對平均脈衝長度比大為減低。
    3-脈衝寫方法係以類似2-脈衝寫方法之方式分析，但記憶體元件狀態的感測係許可在離散時間T 1 及T 2 進行，0 T 1 T 2 T max。預期總脈衝長度係以下式給定：T avg(T max,T 1,T 2)=F τ,σ (T 1)T 1+(F τ,σ (T 2)-F τ,σ (T 1))T 2+(1-F τ,σ (T 2))T max.針對相對應於P b 目標值的T max之一給定值，T avg 具有T 1 及T 2 的全球最小值，就T 1 及T 2 取偏導數且利用數值方法解出所得方程組，容易找出該最小值。
    於連續回授寫方法中，當裝置狀態被連續監視中，使用最大持續時間T max脈衝，出現切換後即刻切斷施加電壓。連續回授寫方法的預期脈衝長度係藉下式給定 當T max傾向為無限大時，如所預期，如上表示式傾向為，亦即對數-常態密度f τ,σ 的平均。實際上，當T max/τ>1時，相當快速趨近此一極限。第9圖例示說明針對連續寫方法，施加寫電壓的預期累進時間T avg 對最大施加時間T max的相依性。
    回授在寫操作的預期持續時間提供顯著增益。此等增益直接地轉譯為預期能耗的減少及裝置磨耗的減少。ECC的使用更進一步加強此增益，偶爾達顯著邊際。此外，由於編碼導致T max的極顯著縮短，導致系統通量的相對應增益，即便當寫要求限於出現在至少間隔T max個時間單位時亦復如此。為了讓通量也從T avg 的縮短獲益，及提高操作速率超出T max極限，可體現寫入操作的佇列等候或緩衝機制，原因在於某些操作將耗時T max，在更高速率到達的寫要求將必須佇列等候此等操作的完成。此種系統的緩衝要求及可信度可使用佇列等候理論工具分析。
    考慮2-脈衝法，具有參數T 1 、T max、及T avg 。為求簡明，假設寫要求係以固定速率到達，到達時間中間週期為A個時間單位。若A T max，則無需佇列等候，故推定為A<T max。顯然，針對有任何其餘限制機會的佇列A>T 1 (實際上，由眾所周知的佇列等候理論結果，且也將從如下分析中透露，A>T avg )。又一簡化假設為d=(T max-A)/(A-T 1)比值為整數。因比值T max/T avg 相當大，故給定以T max的某個值達成一目標BER時，此並非極具限制性的假設。大半情況下，T max可略增來使得d為整數。使用此等假設，於佇列中的等候時間分析減少至研究簡單整數值隨機游動。
    設w i 表示代表在第i個寫要求佇列中的等候時間的整數隨機變因(實際等候時間為(A-T 1 )w i )，及設p=P(t i =T 1)，於該處t i 為第i次寫入的實際總脈衝長度，亦即第i個寫要求的服務時間。設當a>b時，(a-b)+表示a-b，或否則表示0。
    於該處Di為隨機變因，假設數值於{1,-d}，P(D i =1)=p，及P(D i =-d)=1-p。藉先前假設，此等機率係與i獨立無關。隨機游動wi乃馬可夫(Markov)鏈，其針對夠大的p為持續，經常無限地返回狀態w i =0。在此種假設下，鏈具有靜態分布 顯然，從w i =w+1，通過D i =1，可到達狀態w i +1=w，於1 w d-1之範圍。因此 於該處u=P d 。另一方面，陳述w=0可從w=0或w=1到達，再度具有D i =1。如此，P 0=pP 0+pP 1=pP 0+p d u.。針對P 0求解 最後，針對w d，陳述w可從w+1到達，具有D i =1；或從w-d具有D i =-d到達，獲得遞歸 從如上表示式可獲得該生成函式的明確表示式為 從該表示式，又轉而可導出等候時間的預期值 設W=(A-T 1 )w，且轉譯回時間單位， 如所預期，當A趨近T max時(當A T max時無需佇列)，E[W]趨近於零；而當A趨近T avg 時，E[W]趨近於無限大。藉利氏(Little)理論[3]，佇列大小的預期值Q係藉下式給定E[Q]=E[W]/A.
    從如上提供的表示式顯然變因u乘以全部機率P w 。考慮G(z)=uG 0(z)z i +uz d G 1(z)，於該處 及 直接接著G 0 (z)的明確表示式，獲得 至於G 1 (z)，施加G 1 (z)表示式及如上提供的遞歸，及記住u=P d ，獲得如下表示式 重排各項，且在某些代數操弄後，獲得如下表示式 於該處g h (z)=(1-z h )/(1-z)，針對整數h1，從G 1(z)的表示式之分子及分母刪除一共通因數(1-z)。如上表示式決定G(z)高達u之因數。設定G(1)=1，獲得如下表示式u=(1-p)((d+1)p-d)p -(d+1)，完成G(z)的測定。W的預期值係藉下式給定 獲得E[w]的第一提供表示式。然後如上提供的E[W]的第二表示式接著將d=(T max-A)/(A-T 1)代入第一提供表示式，乘以時間標度A-T 1 ，記住T avg=pT 1+(1-p)T max。注意為了讓u為正，p>d/(d+1)，結果導致A>T avg 。
    再度考慮離散式脈衝寫方法，中間介入讀取來確證切換，但並非對脈衝數目加諸明確極限，反而考慮對確證/讀取操作加諸處罰，及決定遵照此處罰的最佳脈衝方法。
    設T 1<T 2<...<T n-1<T max表示一序列的脈衝結束時間，也重合讀取，但結束於T max的最終脈衝除外，於該處並無後續讀取。因此，第一脈衝具有時間T 1 ，第二脈衝具有時間T 2 -T 1 ，等等。如前述，假設T max已經決定，透過針對若干期望粗位元錯誤率T max=(p)，P b =P。又復假設讀操作耗時t r 。因此脈衝化及讀取的總預期時間處罰可表示為 於該處T0=0及T sw 為用來切換的聚集脈衝時間的隨機量。考慮 於全部可能脈衝結束時間及脈衝數目的最小平均脈衝及確認時間。
    Tt係限於小型時間間隔t=T max/m max的某個正整數倍數，如同T t =m i t時，且對mi為最佳化。故脈衝最大數目為T max/t=m max。設表示在此種脈衝結束時間的制約之下所得最佳T avg 。顯然，且可顯示 給定一未經制約的脈衝結束時間集合T 1,...,T n-1，設T={：i {1,...,n-1}}為量化結束時間集合，而<...<為T小於T max的元素。此一組成暗示 比較T avg(T max,n,T 1,...,T n-1)與，T avg(T max,n,T 1,...,T n-1)可解譯為隨機變因f(T sw )的預期值，於該處f(x)為 及同理，解譯為隨機變因g(T sw )的預期值而g(x)為 針對任何，藉由預期解譯，g(x)<f(x)+t足夠建立。設，則。將有某些i使得T i-1<x T i ，於該處=T 0=0及=T n =T max。如此，然後從T i >暗示i>j，接著i>j-1或i j。此外，係為T i >-t的情況，原因在於否則將不在如上定義的量化結束時間T之集合中。結合此二事實 針對，確定確實g(x)<f(x)+t。近乎相同的自變數可適用於。如此，目的係用來運算 此種運算的標準辦法為動態程式規劃。針對任何0 m m max及m=m 0<m 1<...<m n-1<m max，定義 其係相對應於平均剩餘寫入時間，假設一新脈衝始於mt，具有隨後脈衝結束時間{m,t}，及假設在時間mt之前未出現切換。然後定義 作為在脈衝時間mt之後的脈衝結束時間的最佳選擇，假設脈衝始於mt。
    顯然=(0)。動態程式規劃涉及遞歸地運算(m)，針對m’>m基於(m')。注意針對m=m max-1，恰有一個可能脈衝結束時間，亦即結束於m max t者，使得 針對m<m max -1，可使用單一脈衝結束於m max t，於該種情況下T avg(m,1)=(m max-m)t，或可使用n 2脈衝結束於中間時間。針對此種情況，轉而 如此顯示如下 組合T avg (m,1)=(m max-m)t與 T avg(m,n,m 1,...,m n-1)針對初始提供的表示式獲得 如此針對m’>m，從(m')可運算(m)，一路直到m=0。針對各個m藉追蹤最佳化m 1 可找到最佳化脈衝結束時間，於該處若藉第一項達成外最小值，相對應於結束在T max的一個脈衝，則最佳化m 1 可取作為m max 。
    容易瞭解演算法的複雜度係不比O()操作差。相對於完整搜尋，大為加速m 1 最小化運算速度的一個簡單方式係針對m 1 的各個接續較大值運算移動最小值，始於m 1 =m+1；而當m 1 使得m 1 t-mt+t 1 超過移動最小值時，捨棄搜尋。因m 1 t-mt+t 1 係於m 1 增加且因成本的另一成分係經常性地非負，故以此方式捨棄保有最佳化。 各種寫方法的分析結果
    第10圖提出一表顯示多種用以將資料寫入記憶體的不同寫方法之比較，該記憶體包括以對數-常態分布切換時間為特徵的記憶體元件。該表水平分割成水平區段1002及1004，水平區段1002顯示針對各種寫方法的計算特性，其中不考慮結合監視來自記憶體元件的回授信號的方法之讀取成本；而水平區段1004顯示多重脈衝寫方法的計算特性，其中估計讀取成本且含括於各個寫方法的特性計算。第10圖所顯示之該表係垂直切割成兩個垂直區段，包括一第一垂直區段1006，其中特性係經計算來確保切換失敗機率P b=10-12；及一第二垂直區段1008，其中特性係經計算來確保切換失敗機率P b=10-23。於各個水平區段的各個垂直區段中，或換言之，表中的各個象限，針對各種所考慮的寫方法顯示、T avg 、T max、、及增益，針對編碼方法明確地顯示。第二水平區段1004顯示針對多重寫方法所得特性，具有特定T max且有脈衝間的讀取成本等於τ的各個因數。
    藉分析第10圖所提供的表中顯示的資料可知，已編碼寫方法的增益G通常係大於未經編碼寫方法，平均或預期脈衝時間T avg 通常對對已編碼法係小於未經編碼法。全部情況下，已編碼法的T max電壓施加時間係顯著小於未經編碼法的T max。即便當計算中考慮讀取成本時，也出現已編碼法相對於未經編碼法的T max減低。又復，採用回授的多重脈衝法的增益係顯著大於一個脈衝編碼法。
    第11圖圖解例示說明得自第10圖所提供的表中第一水平區段之資料。於第11圖中，切換失敗機率係相對於縱軸1102及每個位元之預期脈衝時間作圖，係相對於橫軸1104作圖。各個曲線諸如曲線1106針對八種不同寫方法例示說明切換失敗機率與間的函式關係。可見係隨所採用的脈衝數目的增加而顯著減低；及已編碼法的值一般係小於未經編碼法。
    於Pb=10-23，已編碼2-脈衝法比較未經編碼2-脈衝法提供3分貝額外增益，更值得注意地，編碼將最惡劣情況對平均比從約50：1降至3：1。實際上，2-脈衝未經編碼法具有增益只比1-脈衝已編碼法超過1.8分貝。比較3-脈衝未經編碼法與已編碼法時，編碼提供預期總脈衝長度的額外增益(1分貝於Pb=10-23)，及最惡劣情況對平均比大為改良。實際上，如第11圖所示，針對關注的Pb範圍，3-脈衝未經編碼法係極為接近2-脈衝已編碼法，3-脈衝未經編碼法於Pb=10-23獲得107：1的最惡劣情況對平均比，相較於2-脈衝已編碼法的3：1比。針對連續寫方法，快速收歛至對數-常態密度平均f τ,σ 的效果於第11圖可見，於該處連續寫方法之曲線可見係以垂直斜率實質上下降，於未經編碼情況係在針對實例中使用的參數σ1)，及針對已編碼法。結果，平均脈衝長度係實際上與目標BER獨立無關，及於此種情況下，在未經編碼法與已編碼法間的編碼增益差異為-10log10 R 0.2dB，未經編碼法係優於已編碼法。又，已編碼法再度提供最惡劣情況對平均比的重大改進：於Pb=10-23，從未經編碼情況的239：1改良至已編碼情況的6.9：1。
    使用連續回授，提供優於3-脈衝已編碼法的約2.3分貝之額外編碼增益(平均脈衝長度為1.7：1之比)。原則上，此一間隙在一離散脈衝設定可藉任意地增加脈衝數目而予縮窄。實際上，當脈衝數目傾向為無限時，連續脈衝情況可視為離散脈衝情況的極限。
    摘要言之，已經分析兩個機制的效果及互作係針對於解決由某個憶阻器裝置的對數-常態切換表現所加諸的挑戰。於多個設定中，使用編碼藉縮短平均切換時間及最惡劣情況切換時間，可顯著改良系統的總體效能。此等改良轉譯成節省能耗及裝置磨耗，以及顯著增加寫入產出量。以回授機制與錯誤校正碼的明智組合，憶阻器的對數-常態切換表現不應成為滿足近代儲存系統的可信度要求的絆腳石。
    第12圖提供一表列舉針對所考慮的寫時間，達成期望的寫入失敗機率屬於τ的各個不同分量，針對多重脈衝寫方法的最大脈衝數目及平均脈衝數目。如於第12圖提供的表中可見，最大脈衝數針對已編碼法係比未經編碼法顯著更小。
    第13圖顯示針對未經編碼的2-脈衝寫方法及已編碼的2-脈衝寫方法，預期等候時間相對於寫中間到達時間之線圖。如於第13圖可知，針對全部寫中間到達時間，已編碼的2-脈衝寫方法的預期等候時間係比未經編碼的2-脈衝寫方法預期等候時間顯著更短。編碼額外負擔係結合入針對已編碼法的A*=A/R，而針對未編碼法的A*=A，許可兩種方法間公平地比較；時間T max及T avg 也具相同標度。資訊寫入通量係與1/A*成正比。在此通量編碼的正面衝擊於圖式中為顯見，包括無佇列系統(A *=)及有佇列系統(<A *<)二者。當使用佇列時，預期E[Q]提供寫要求的適當緩衝器設計指南。 本案有關的電子資料儲存裝置之實例
    第14圖例示說明結合回授信號及ECC編碼二者的資料儲存裝置。在寫入之前，藉由使用回授信號及藉由編碼資料二者，相對於當不採用ECC編碼時，如前文討論，如第10圖提供的資料顯示及如第11圖例示說明需要的T max，最大寫延遲T max係顯著縮短。最大寫延遲的縮短及T avg 的縮短結果導致針對資料儲存裝置的較短平均及最大寫週期及相對應的較高資料輸入帶寬。一旦針對全部預期的記憶體元件切換完成時，回授信號許可在欲結束或短路的記憶體內部切換特定記憶體元件需要施加的寫電壓或其它力或梯度。使用ECC編碼許可寫電壓施加的最大持續時間，或切換記憶體元件的另一力或梯度施加時間的顯著縮短，但仍對資料儲存裝置提供期望的位元錯誤率。第3A圖中，縮短T max將T max沿PDF的橫軸向左移動，在PDF尾端內超過T max提供更多面積，相對應於施加寫電壓歷經長達T max時間不會出現切換的機率。但使用ECC編碼，允許讀操作後隨後校正許多切換錯誤，有效縮小尾面積達相對應於期望的位元錯誤率位準。容後詳述，使用回授信號的ECC編碼及監視二者，也許可對輸入的寫要求使用更小型緩衝器，減低資料儲存裝置的成本及複雜度。
    表示一個實例的資訊儲存裝置包括一或多個二維記憶體元件陣列1402。於第14圖中，各個記憶體元件係以碟片諸如碟片1404表示。記憶體元件係排列成列及成行，及在一列內部的該等記憶體元件係藉一水平電極互連，而在各行的記憶體元件係藉一垂直電極或信號線互連。舉例言之，於第14圖中，記憶體元件1406-1413係藉水平信號線1414互連。記憶體元件1413及1416-1423係藉水平信號線1424互連。第一解多工器或其它控制元件1426控制施加至水平信號線的電壓，第二解多工器或其它控制元件1428控制施加至垂直信號線的電壓。
    參考第5圖，如前文討論，各個記憶體元件也產生一回授信號，係輸出至水平及垂直回授信號線二者。於第14圖中，由記憶體元件所產生的回授信號係顯示為對角線段，諸如從記憶體元件1413伸出的對角線段1429。於寫操作期間，第一及第二控制器1426及1428監視此等回授信號來產生回送至讀/寫控制器的寫完成信號。當藉讀/寫控制器1430供給資料儲存單元位址給第一及第二控制器1426及1428，連同資料儲存單元的的資料欲寫至資料儲存裝置，第一及第二控制器1426及1428施加適當電壓至特定信號線來將相對應於位址資料儲存單元的記憶體元件置於欲寫至資料儲存裝置的資料內部位元值的狀態。輸入至寫入資訊儲存裝置1432的資料係藉寫緩衝組件1434緩衝，係緩衝資料於循環緩衝器1436。寫緩衝組件許可在短的叢發間隔期間，以比較資訊儲存裝置隨時間之經過所適應的速率更快速率，由資訊儲存裝置接收寫操作。寫叢發可結束而儲存在循環緩衝器內部，及然後，在接收叢發的終寫操作後，寫操作係由讀/寫控制器儘可能快速地處理，最終耗盡循環佇列。讀/寫控制器從寫緩衝組件接收寫操作可用信號1438，許可讀/寫控制器與寫緩衝組件合作來從循環佇列解除寫操作的佇列等候，及輸入至ECC編碼器1440。欲寫至該裝置的資料係首先供給ECC編碼器1440，如前文討論，ECC編碼器1440編碼資料成為一串列碼字組，然後傳輸至讀/寫控制器1430。讀/寫控制器不只控制第一及第二控制器1426及1428來將資料寫至資料儲存裝置，同時也控制第一及第二控制器1426及1428來從資料儲存裝置讀取所儲存的資料，及傳輸所讀取的資料給ECC解碼器1442，其解碼讀取自資料儲存裝置的碼字組，且輸出未經編碼資料1444。讀/寫控制器1430接收資料1446且輸出資料1448，接收控制信號1450，及輸出非資料資訊1452，輸出資料及控制信號1454及1456分別地給第一及第二控制器1426及1428，及分別地從第一及第二控制器1426及1428，接收資料及控制信號1458及1460。
    於另一個實例中，ECC編碼器出現在寫緩衝上游的輸入序列中，已編碼資料佇列等候內部寫操作，而非如同前述實例，未經編碼資料佇列等候。於又另一個實例中，ECC編碼器可結合入讀/寫控制器，或出現在第一及第二控制器前方的輸入序列內部的額外位置。
    於另一個實例中，第一及第二控制器或讀/寫控制器使用前述多重脈衝法，迭代重複地將資料寫至記憶體元件，回讀資料，決定寫是否成功。於本替代實例中，記憶體元件不產生回授信號。取而代之，第一及第二控制器1426及1428施加多重寫脈衝至記憶體元件，在各個脈衝之後讀取被施加脈衝的該等記憶體元件內容，來決定資料是否正確地寫入。基於多重脈衝寫及中間讀操作用來確認正確資料儲存，第一及第二控制器產生寫完成信號，回送至讀/寫控制器，如同於首述實例，其中係連續地監視狀態或記憶體元件。
    後文討論中，注意假設寫操作含有某個最大量資料，其可在內部寫操作中，由第一及第二控制器寫至該一或多個記憶體元件陣列。因此，與寫操作相聯結的資料係經ECC編碼，然後送至第一及第二控制器，用來寫至該一或多個記憶體元件陣列。由該一或多個記憶體元件陣列所提供的回授信號指示整個內部寫是否成功。第一及第二控制器可施加寫電壓歷經不同時間週期給個別記憶體元件，或可在內部寫操作期間，施加不同脈衝數給個別記憶體元件。另外，更複雜的緩衝機制可用來儲存與比單次內部寫操作所能寫入的更大量資料相聯結的寫操作，及針對與大量資料相聯結的所接收寫操作，產生多種內部寫操作。在內部寫操作期間，通常第一及第二控制器並列地控制儲存至多重記憶體元件。
    第15圖顯示寫緩衝組件(第14圖中之1434)的操作之控制流程圖。於步驟1502，啟動多個變因。變因「inPtr」係設定為指向或含有循環緩衝器內部的第一資料儲存單元的位址。變因「outPtr」係設定為等於變因「inPtr」。變因「full」係設定為偽。此一變因係相對應於由寫緩衝組件發送至讀/寫控制器之一信號，來指示何時循環緩衝器係接近於滿載。變因「avail」係設定為偽。此一變因係相對應於由寫緩衝組件發送至讀/寫控制器之一信號來指示何時寫操作可用來遞送至讀/寫控制器。變因「newWrite」係設定為偽，而變因「writeDQ」也係設定為偽。變因「newWrite」係相對應於從外部裝置發送的信號，指示期望寫操作；而變因「writeDQ」係相對應於由讀/寫控制器發送至寫緩衝組件之一信號來指示該讀/寫控制器已從該循環緩衝器讀取下一個讀操作。
    其次，於步驟1504-1508的連續迴圈中，於步驟1505，寫緩衝組件決定外部裝置是否已經要求任何新的寫操作，及於步驟1506，藉呼叫常式「輸入」而處理此等寫操作。於步驟1507，寫緩衝組件也連續監視「wirteDQ」信號；及於步驟1508，當讀/寫控制器已經處理下一個寫操作時，呼叫常式「輸出」來調整循環佇列。
    第16圖提供常式「輸入」(第15圖之1506)的控制流程圖。於步驟1602，常式「輸入」決定該循環佇列是否已滿。循環佇列已滿係在下列情況時：當變因「outPtr」係等於儲存於變因「inPtr」的值遞增1時，或當outPtr指向緩衝器內最末資料儲存單元且inPtr指向緩衝器內第一資料儲存單元時。此種情況不應發生。但若一旦發生此種現象，則資訊儲存裝置應單純拋棄所接收的寫操作，由於無法處理所接收的寫操作，原因在於目前有大量先前已接收的寫操作儲存在循環緩衝器內。其次，於步驟1604，常式「輸入」將寫操作儲存入由變因「inPtr」所指向的循環佇列的槽內，及然後調整變因「inPtr」來指向一隨後的緩衝器槽。模組算術係用來環化一線性緩衝器。其次，於步驟1605，常式「輸入」將變因「avail」設定為真，產生一信號給讀/寫控制器，指示下一個寫操作為可用。如於步驟1606決定，當有兩個或更少個槽剩餘於循環緩衝器時，於步驟1608，常式「輸入」將變因「full」設定為真，產生一信號給讀/寫控制器，指示儘可能快速空出循環緩衝器，以免拋棄隨後接收的寫操作。最後，於步驟1610，變因「newWrite」係設定為偽，使得隨後可檢測接收自外部裝置的下個寫操作。
    第17圖提供常式「輸出」(第15圖之1508)的控制流程圖。於步驟1702，變因「outPtr」藉模組算術調整至指楶在讀/寫控制器接收一寫操作的該循環緩衝器槽後方之該循環緩衝器槽。如於步驟1704決定，當空出循環緩衝器槽已將有空循環緩衝器槽增至三個或以上時，則於步驟1706，變因「full」設定為偽來中斷傳訊通知讀/寫控制器儘快空出循環緩衝器。於步驟1708，變因「writeDQ」係設定為偽來傳訊讀/寫控制器，在從寫緩衝組件傳輸下一個寫操作至該讀/寫控制器後，該循環佇列已經被調整。於步驟1710，寫緩衝組件決定循環緩衝器目前是否空出。若是，則於步驟1712，變因「avail」係設定為偽，來指示讀/寫控制器並無目前可用的寫操作。
    第18圖提供控制流程圖例示說明讀/寫控制器(第14圖之1430)之操作。於步驟1802，當供電啟動或復置時，讀/寫控制器經初始化。然後於步驟1804-1808的連續迴圈中，讀/寫控制器監視由變因「avail」表示的信號及來自外部來源的讀要求，當寫要求係得自寫緩衝組件時，呼叫常式「寫」1806，而當接收到新的讀要求時，呼叫常式「讀」1808。
    第19圖提供常式「寫」(第18圖之1806)的控制流程圖。常式「寫」包含步驟1902-1911之一外連續迴圈，其包括步驟1906-1909之一內迴圈。於步驟1903，當「avail」信號指示有寫要求待處置時，常式「寫」從循環緩衝器接收下一個寫要求且使用ECC，編碼與該寫要求相聯結的資料。然後於步驟1904，常式「寫」設定變因「writeDQ」為真，傳訊通知寫緩衝組件下一個寫要求已經由讀/寫控制器接收，致能該寫緩衝組件來完成該寫要求的解除佇列等候過程。於步驟1905，初始化一計時器t，讀/寫控制器開始將與該寫要求相聯結的資料寫至記憶體。當資料被寫入時，常式「寫」監視相對應於變因「full」的信號、來自第一及第二控制器(第14圖的1426及1428)的回授信號、及計時器t來當指示結束時終結寫入操作。當已經宣告相對應於變因「full」的信號時，如於步驟1907決定，讀/寫控制器即刻地終結試圖進行的寫來處理且從該循環佇列中去除額外寫要求，來許可藉寫緩衝組件佇列等候輸入中的寫要求。寫入操作的早期結束可能導致一或多個記憶體元件未能切換。如前文討論，隨後當資料從記憶體回讀時，讀/寫控制器仰賴ECC編碼來校正此等型別的資料訛誤。當來自第一及第二控制器(第14圖的1426及1428)的回授信號指示寫入已經成功時，如於步驟1908決定，則結束寫入。否則，當計時器指示該寫入已經進行等於或大於T max的時間時，如於步驟1909決定，則結束寫入。於步驟1910，讀/寫控制器結束寫操作，而當仍有寫要求待處理時，如於步驟1911決定，則控制返回步驟1903。否則，返回「寫」。第19圖中，寫要求的資料係藉第一及第二控制器而並列地寫至相對應記憶體元件。於某些實例中，寫要求可能含有比較單一並列寫操作所能寫入的資料量更大量資料，於該種情況下，相對應於第16圖的額外迭代重複迴圈，額外邏輯將用來進行將與單一寫要求相聯結的全部資料寫至相對應記憶體元件所需的二或多個寫操作。於若干其它實例中，記憶體胞元可串列地而非並列地寫入。
    於前述常式中，假設藉常式「寫」將與一寫操作相對應的資料寫至該一或多個記憶體元件陣列比較藉常式「寫入緩衝」來緩衝所接收的寫操作耗用顯著更長時間，因此當藉常式「寫入」writeDQ設定為真時，於步驟1904，常式「寫入緩衝」可緩衝下個寫操作，及處理緩衝指標器的調整，以及在常式寫入可完成目前內部寫操作且從事另一項操作前，藉呼叫常式「輸出」，設定writeDQ為偽。若無法做此假設，則額外測試及步驟將用來適當地同步化兩個常式的操作及/或額外同步化信號將用來同步化兩個常式的操作。當然，一般而言，如上使用常式來例示說明可以邏輯電路體現的硬體裝置的操作，其操作係於較低體現層面同步化。
    第19圖提供連續寫方法的概略說明，其中連續地監控記憶體元件的狀態。於前文討論的替代實例中，其中採用多重脈衝寫方法，步驟1906-1909的內部迴圈將迭代重複直到寫完成信號係接收自讀/寫控制器為止，無論寫是否成功，或直到滿旗標或信號被設定為止。
    如此，除了監視來自第一及第二控制器的回授信號外，藉使用ECC，可運用比較不使用ECC時所使用的循環緩衝器之更小型循環緩衝器。換言之，緩衝器大小可縮小至導致某個百分比的寫操作早期結束的大小，結果比較可容許的錯誤數目，在寫操作期間導致更大量的切換錯誤。但隨後當資料從記憶體回讀時，藉ECC解碼器的錯誤校正能力，減少較大數目的切換錯誤。
    雖然已經就特定實例描述本文揭示，但非意圖將本文揭示限於此等實例。修正將為熟諳技藝人士所顯然易知。舉例言之，回授信號及ECC編碼的使用可用在寬廣不同型別的資訊儲存裝置，包括具有非對稱切換時間PDF的記憶體元件，含括憶阻記憶體元件、相變記憶體元件、及其它型別的記憶體元件。資訊儲存裝置內部採用的特定ECC代碼及特定T max值分別地可設定為各個不同代碼及計算值，來確保資訊儲存裝置的位元錯誤率滿足或超過位元錯誤率要求。某些型別的資訊儲存裝置中，取決於BER要求、資訊儲存裝置的年齡、特別為記憶體元件年齡、在資訊儲存裝置上進行的讀/寫週期總數、及其它特性及參數，最大寫電壓施加時間T max及用來編碼資料的ECC代碼可經控制或動態地復置。
    須瞭解所揭示實例之前文描述係供任何熟諳技藝人士可製作或利用本文揭示。此等實例的各項修改將為熟諳技藝人士所顯然易知，可未背離本文揭示之精髓及範圍，此處定義的通用原理適用於其它實例。如此本文揭示並非意圖囿限於此處顯示的實例，反而係涵蓋符合此處揭示原理及新穎特徵的最寬廣範圍。
    102‧‧‧介電質、介電材料
    104、106‧‧‧導體、導電電極
    108‧‧‧低電阻率部分
    110‧‧‧高電阻率部分
    202、220‧‧‧低電阻態I-V曲線
    204‧‧‧小幅度斜率I-V曲線
    206‧‧‧原點
    208‧‧‧電壓軸、V
    210‧‧‧電流軸、I
    212‧‧‧電壓Vw +
    214‧‧‧I-V曲線的近垂直部
    216、224、226‧‧‧點
    222‧‧‧電壓VD +
    230‧‧‧電壓VD -
    232‧‧‧電壓Vw -
    236‧‧‧中幅度電壓VR
    302、314、1102‧‧‧縱軸
    304、312、1104‧‧‧橫軸
    306‧‧‧峰
    308‧‧‧延長右尾
    310‧‧‧影線趨近
    402‧‧‧一位元記憶體元件
    404、406‧‧‧導體
    408‧‧‧記憶體元件
    410‧‧‧回授信號
    412、414‧‧‧輸入信號
    502‧‧‧二進制資料
    504-507、510、520-523‧‧‧長度k的次陣列
    512‧‧‧記憶體
    514‧‧‧讀取操作
    516‧‧‧解碼邏輯
    602‧‧‧正電壓
    604、608‧‧‧時間長度
    606‧‧‧負電壓
    702-732、1502-1508、1602-1610、1702-1712、1802-1808、1902-1911‧‧‧步驟
    1002、1004‧‧‧水平節
    1006、1008‧‧‧垂直節
    1106‧‧‧曲線
    1402‧‧‧二維記憶體元件陣列
    1404‧‧‧碟片
    1406-1413、1416-1423‧‧‧記憶體元件
    1414、1424‧‧‧水平信號線
    1426、1428‧‧‧控制元件
    1429‧‧‧對角線段
    1430‧‧‧讀/寫控制器
    1432‧‧‧用於寫入的資訊儲存裝置
    1434‧‧‧寫緩衝組件
    1436‧‧‧循環緩衝器
    1438‧‧‧寫操作可用信號
    1440‧‧‧錯誤控制碼(ECC)控制器
    1442‧‧‧ECC解碼器
    1444‧‧‧未經編碼資料
    1446、1448、1454、1458‧‧‧資料
    1450、1456、1460‧‧‧控制信號
    1452‧‧‧非資料資訊
    第1A-B圖例示說明具有兩個穩定電子態特徵之奈米級單一位元資料儲存裝置之實例。
    第2圖顯示於第1A-B圖例示說明的雙穩態奈米級電子裝置的電流對電壓表現。
    第3A圖例示說明對數-常態機率密度函式(PDF)。
    第3B圖顯示針對第3A圖所示對數-常態分布PDF，相對應的累進分布函式(CDF)。
    第4圖例示說明兩種辦法中之第一者，用來改善由憶阻記憶體元件及其它非線性資料儲存裝置材料所具有的切換時間之對數-常態分布效應。
    第5圖例示說明針對憶阻記憶體元件及其它雙穩態資料儲存材料，改進對數-常態分布切換時間的效應之第二辦法。
    第6A-B圖例示說明施加切換脈衝至一憶阻記憶體元件或其它非線性資料儲存材料。
    第7A-F圖例示說明用以將資料寫至包括記憶體元件以對數-常態分布切換時間為其特徵的一記憶體裝置之六種資料寫入方法。
    第8圖例示說明在二脈衝寫方法中，施加寫電壓的總預期時間T avg 對第一脈衝長度T1的相依性。
    第9圖例示說明針對連續寫方法，施加寫電壓的預期累進時間T avg 對最大施加時間T max的相依性。
    第10圖提出一表顯示多種用以將資料寫入記憶體的不同寫方法之比較，該記憶體包括以對數-常態分布切換時間為特徵的記憶體元件。
    第11圖圖解例示說明得自第10圖所提供的表中第一水平區段之資料。
    第12圖提供一表列舉針對所考慮的寫時間，達成期望的寫入失敗機率屬於τ的各個不同分量，針對多重脈衝寫方法的最大脈衝數目及平均脈衝數目。
    第13圖顯示針對未經編碼的2-脈衝寫方法及已編碼的2-脈衝寫方法，預期等候時間相對於寫中間到達時間之線圖。
    第14圖例示說明結合回授信號及ECC編碼二者的資料儲存裝置。
    第15圖顯示寫緩衝組件(第14圖中之1434)的操作之控制流程圖。
    第16圖提供常式「輸入」(第15圖之1506)的控制流程圖。
    第17圖提供常式「輸出」(第15圖之1508)的控制流程圖。
    第18圖提供控制流程圖例示說明讀/寫控制器(第14圖之1430)之操作。
    第19圖提供常式「寫」(第18圖之1806)的控制流程圖。
    1402‧‧‧二維記憶體元件陣列
    1404‧‧‧碟片
    1406-1413、1416-1423‧‧‧記憶體元件
    1414、1424‧‧‧水平信號線
    1426、1428‧‧‧控制元件
    1429‧‧‧對角線段
    1430‧‧‧讀/寫控制器
    1432‧‧‧用於寫入的資訊儲存裝置
    1434‧‧‧寫緩衝組件
    1436‧‧‧循環緩衝器
    1438‧‧‧寫操作可用信號
    1440‧‧‧錯誤控制碼(ECC)控制器
    1442‧‧‧ECC解碼器
    1444‧‧‧未經編碼資料
    1446、1448、1454、1458‧‧‧資料
    1450、1456、1460‧‧‧控制信號
    1452‧‧‧非資料資訊
    R‧‧‧讀取
    W‧‧‧寫入
    权利要求:
    Claims (15)
    [1] 一種資料儲存裝置，其係包含：一或多個記憶體元件陣列，其各自包括一材料，藉施加一切換感應力或梯度至該材料而在至少兩個不同態間切換，及一回授信號；一寫要求緩衝器，緩衝一接收到的寫要求；一錯誤控制碼編碼器，編碼與該寫要求相聯結的資料；及一讀/寫控制器，將與接收自該寫要求緩衝器的該寫要求相聯結的、由該錯誤控制碼編碼器所編碼的資料寫入多個記憶體元件，該寫入係藉施加該切換感應力或梯度至該一或多個記憶體元件陣列直至多於一最大容許數目的寫要求已經佇列至該寫要求緩衝器，回授信號指示該寫操作已經完成，或該切換感應力或梯度已經施加歷經一最大施加時間為止。
    [2] 如申請專利範圍第1項之資料儲存裝置，其中該等記憶體元件係藉對數-常態分布切換時間特徵化。
    [3] 如申請專利範圍第1項之資料儲存裝置，其中該最大施加時間係比將針對未經編碼的寫操作提供一特定位元錯誤率之一時間更短。
    [4] 如申請專利範圍第3項之資料儲存裝置，其係進一步包含一錯誤控制碼解碼器，其係解碼由該讀/寫控制器讀取自該一或多個記憶體元件陣列的資料。
    [5] 如申請專利範圍第1項之資料儲存裝置，其中該寫要求緩衝器的大小係比下述之一寫要求緩衝器大小更小，將確保相對應於一已接收的寫要求的任何寫操作不會在成功地完成或施加該切換感應力或梯度歷經一最大施加時間前結束。
    [6] 如申請專利範圍第5項之資料儲存裝置，其係進一步包含一錯誤控制碼解碼器，其係解碼由該讀/寫控制器讀取自該一或多個記憶體元件陣列的資料，於該解碼處理程序中，校正一足夠數目的錯誤位元值來提供一特定位元錯誤率，儘管由於相對應於已接收的寫要求的寫操作係在施加該切換感應力或梯度歷經一最大施加時間成功地完成或施加前結束，結果發生切換錯誤亦復如此。
    [7] 如申請專利範圍第1項之資料儲存裝置，其中該資料儲存媒體為一憶阻材料，當橫過該資料儲存媒體施加一切換感應電壓時，該憶阻材料係在一第一電阻態與一第二電阻態間切換。
    [8] 一種寫入資料至一資料儲存裝置之方法，該裝置係包括一或多個記憶體元件陣列，其各自係包括一材料，該材料係藉施加一切換感應力或梯度至該材料而在至少兩個不同態間切換，及一回授信號，該方法係包含：藉一錯誤控制碼編碼器編碼與一所接受的寫要求相聯結的資料；將該寫要求佇列至一寫要求緩衝器；及將該已編碼資料寫入多個記憶體元件，該寫入係藉施加該切換感應力或梯度至該一或多個記憶體元件陣列直至多於一最大容許數目的寫要求已經佇列至該寫要求緩衝器，回授信號指示該寫操作已經完成，或該切換感應力或梯度已經施加歷經一最大施加時間為止。
    [9] 如申請專利範圍第8項之方法，其係進一步包含選擇該最大施加時間，係短於經計算確保一特定位元錯誤率用以將未經編碼資料寫至該一或多個陣列的一最小施加時間；但又夠長使得當該資料隨後係讀取自該一或多個陣列且係藉一錯誤控制碼解碼器解碼時，該解碼器係校正讀取自該一或多個陣列的資料中高達某個數目的位元錯誤，用以將資料寫至該資料儲存裝置及從該資料儲存裝置回讀該資料的該總位元錯誤率係小於或等於該特定位元錯誤率。
    [10] 如申請專利範圍第8項之方法，其係進一步包含針對該寫要求緩衝器選擇一大小，該大小係比下述之一寫要求緩衝器大小更小，將確保相對應於一已接收的寫要求的任何寫操作不會在成功地完成或施加該切換感應力或梯度歷經一最大施加時間前結束；但又夠大使得當該資料隨後係讀取自該一或多個陣列且係藉一錯誤控制碼解碼器解碼時，該解碼器係校正讀取自該一或多個陣列的資料中高達某個數目的位元錯誤，用以將資料寫至該資料儲存裝置及從該資料儲存裝置回讀該資料的該總位元錯誤率係小於或等於該特定位元錯誤率。
    [11] 如申請專利範圍第8項之方法，其中該資料儲存媒體為一憶阻材料，當橫過該資料儲存媒體施加一切換感應電壓時，該憶阻材料係在一第一電阻態與一第二電阻態間切換。
    [12] 如申請專利範圍第8項之方法，其中該等記憶體元件係藉對數-常態分布切換時間特徵化。
    [13] 如申請專利範圍第8項之方法，其中當該等回授信號係被連續地監測時，該切換感應力或梯度係連續地施加至該一或多個記憶體元件陣列。
    [14] 如申請專利範圍第8項之方法，其中該切換感應力或梯度係在離散間隔期間施加至該一或多個記憶體元件陣列，介於該等離散間隔，該等回授信號係用來決定該資料是否係已被成功地寫入。
    [15] 一種資料儲存裝置，其係包含：一或多個記憶體元件陣列，其各自係包括一資料儲存媒體，該資料儲存媒體係藉施加一切換感應力或梯度至該資料儲存媒體而在至少二不同態間切換；一寫要求緩衝器；一錯誤控制碼編碼器，其係編碼所接收的資料；及一讀/寫控制器，其係將由該錯誤控制碼編碼器所編碼的資料寫入多個記憶體元件，該寫入係藉於多個脈衝中施加該切換感應力或梯度至該一或多個記憶體元件陣列，於各個脈衝後藉一讀操作證實該寫操作已經成功，直至多於一最大容許數目的寫要求已經佇列至該寫要求緩衝器，直至該寫操作已經完成，或直至一最大數目的脈衝已經施加為止。
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    KR101620761B1|2016-05-23|
    US20140149824A1|2014-05-29|
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    JP4694040B2|2001-05-29|2011-06-01|ルネサスエレクトロニクス株式会社|半導体記憶装置|
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